[求助] 一个基准电压（电源敏感）上电迟滞的问题

发表于 2022-9-1 09:25:04 | 显示全部楼层 |阅读模式

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本帖最后由 Shirley.W 于 2022-9-1 09:26 编辑

请问图中电路所产生的nbase信号为什么上电过程相较于VDD有一个延迟过程，仿真过程中看不到这个延迟过程，是配比问题吗，实现这个延迟的原理是什么呢？

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