MOS管耐压问题-BUCK

stones1702

buck输出部分电路如下图，有几个耐压问题还请各位帮忙看看。

场景：上方P管关闭，下方N管打开为电感续流。3.3V管子，工艺给出的最大耐压3.63V，工作电压3.3V。
问题1：当电流逐渐减小接近0时（略大于0），过零检测电路将N管关闭，此时P管和N管都关闭，LX点会感应出负压，大约-600mV，然后慢慢恢复，持续30~40ns不等，开关周期500ns。如下图红圈内，黄色曲线为LX电压，白色为电感电流。这样就导致P管vds超过了最大耐压。


问题2：若过零检测电路在电感电流小于0时才关闭N管，即从电感流向N管，然后到地。又会导致LX电压感应出>3.3V电压，如下图蓝圈，大约3.8V，持续10+ns。这样也超出了MOS管耐压。


问题3：当给BUCK电路的电源和地引脚加上棒线一起仿真时，由于棒线寄生电感（几个nH），开关瞬间较大的电流会在电源和地引脚上感应出电压尖峰（小于5ns）。通过优化死区时间、功率管前级驱动、多跟棒线并联，也只能将尖峰优化到3.9V左右。

请各位帮忙看看上述这几种情况有什么优化方案，或者会不会对电路造成影响。

andy2000a

工艺选错 , pwm 都会spiking pulse .    向车用12V很多30~40v  , 换工艺  

stones1702

   

andy2000a 发表于 2022-8-31 08:57
工艺选错 , pwm 都会spiking pulse .    向车用12V很多30~40v  , 换工艺

这个是soc里面的buck，我没有决定权，哈哈

stones1702

   

andy2000a 发表于 2022-8-31 08:57
工艺选错 , pwm 都会spiking pulse .    向车用12V很多30~40v  , 换工艺

这个工艺里面最大就是3.3的管子了

minxuezhang1117

做自适应下管零电流关断

jamesccp

短暂 20% 内的 VDS 过压不怕

bandpass

而且本身3.3V器件vds耐压也能超过3.63V，Fab给3.63是避免扯皮。   用5V MOS做过dc-dc，输入5V，没问题。

struggleX

瞬时超过3.63一般问题不大，不过确实可能会影响器件寿命，具体要做实验分析吧。如果实在担心，我觉得可以在上方P管和下方N管均关闭时，将电感两端短接，这样电感两端等压，是不是就不会存在上述要么NMOS过压或者PMOS过压的情况了？

peterlin2010

  Double-Diode Substrate Isolation  


High-Voltage Generation and Drive in Low-Voltage CMOS double diode sub iso.pdf (4.05 MB , 下载次数: 17 )

2022-8-31 21:20 上传

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Double-Diode Substrate Isolation 有人用过这技术吗?

如果说 iso nmos 把 p-sub =0v , bulk=1~3 V ,

那NMOS 耐压可提升多少??

stones1702

   

jamesccp 发表于 2022-8-31 16:32
短暂 20% 内的 VDS 过压不怕

多谢回复。目前这种情况只是在小负载下出现，大负载下不会有IL过零的情况。我准备先看看过零检测电路还能不能优化，如果改动过大就只能先这样流片看看。