设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 在时序块always里面写组合逻辑会发生不可预知的错误吗？ ...

12 / 2 页

返回列表发新帖

楼主: TOPEEP108

[求助] 在时序块always里面写组合逻辑会发生不可预知的错误吗？

发表于 2022-8-23 13:35:33 | 显示全部楼层

個人建議用右邊的寫法.
當 code 多時, 左邊的寫法會很難 trace, 很難閱讀.

而且對 simulator 的 performance, 及code coverage 的收集, 左邊的寫法不利

回复支持反对

12 / 2 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-12 23:31 , Processed in 0.115130 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表