pipeline+sar ADC测试问题

agumonx · 发表于 2022-7-29 17:16:22

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两级结构sar ADC, 差分输入，采样差分信号送入比较器进行逐次比较。现在比较奇怪的是，只有在差分信号的过零点(值相等的点)，采到的波形会出现图中所示的毛刺。不太清楚是什么原因造成的。在virtuoso里仿真无法复现这种结果，有没有遇到类似问题的可以讨论一下

agumonx · 发表于 2022-8-3 20:19:43

有没有做 SAR 的朋友加个好友讨论一下

，微信号wxid_usahihpt2g0t22

yuqiangforever · 发表于 2022-8-3 23:05:17

看起来输入信号很小，而且这个波形只是第二级的吧？

方块forever · 发表于 2022-8-4 05:34:56

这个看上去有点奇怪，你设计里面加了redundancy吗？这个错误是一直都稳定存在，还是跟输入频率或者供电电压有关？

agumonx · 发表于 2022-8-4 09:20:13

方块forever 发表于 2022-8-4 05:34
这个看上去有点奇怪，你设计里面加了redundancy吗？这个错误是一直都稳定存在，还是跟输入频率或者供电电压 ...

加了冗余位，稳定存在的，改了输入频率，也试了三角波输入，都是在过零点出现的这个情况

agumonx · 发表于 2022-8-4 09:22:01

yuqiangforever 发表于 2022-8-3 23:05
看起来输入信号很小，而且这个波形只是第二级的吧？

输入信号几十mV,波形是两级最终的结果

yuqiangforever · 发表于 2022-8-4 09:38:45

agumonx 发表于 2022-8-4 09:22
输入信号几十mV,波形是两级最终的结果

可能是编码错了。查一下是不是有的码字没读进来。

方块forever · 发表于 2022-8-4 16:34:00

agumonx 发表于 2022-8-4 09:20
加了冗余位，稳定存在的，改了输入频率，也试了三角波输入，都是在过零点出现的这个情况 ...

那直观感觉像是最后数字处理的时候没有把权重加对。。。

liuqilong8819 · 发表于 2022-8-5 05:18:58

有每级的结果吗，是asynchronized clocking吗，有试过降低clock速度吗

luker95 · 发表于 2022-8-5 13:07:16

可以考虑下comparator的latch的失配

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