tessent的manufacturing flow是怎么跑的

saicom · 发表于 2022-7-15 17:43:20

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用tessent插入mbist，仿真pass。然后想生成stil和wgl
按照ug在create_pattern_specification后面加了manufacturing
create_pattern_specification manufacturing
process_pattern_specification
process后在tsdb里面生成了stil，或者指定其他格式也可以（如wgl）
但执行run_testbench_simulations就提示缺少simulation.data_dictionary
请问还要什么设置吗

guiqix · 发表于 2022-8-17 10:26:15

生成的STIL是不能仿真的

saicom · 发表于 2022-8-18 09:21:54

guiqix 发表于 2022-8-17 10:26
生成的STIL是不能仿真的

是啊，还以为可以和tetramax的stil一样可以直接仿真
不过tessent自带命令stilverify可以把stil转成verilog，和signoff flow输出的verilog是一样的

frenkie · 发表于 2022-8-19 09:47:00

试试set_testbench_simulation_options 指定下simulator

greatao · 发表于 2022-8-19 10:20:49

saicom 发表于 2022-8-18 09:21
是啊，还以为可以和tetramax的stil一样可以直接仿真
不过tessent自带命令stilverify可以把stil转成verilo ...

tetramax的stil一样可以直接仿真??

saicom · 发表于 2022-8-19 10:53:13

frenkie 发表于 2022-8-19 09:47
试试set_testbench_simulation_options 指定下simulator

用哪个仿真工具呢指定的是vcs
从log来看，create_pattern manufacturing 之后只生成stil文件，没有配套的testbench
从而导致tessent不能跑simulation

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