lvs问题

郑伟

大神，小弟最近在做数模混合电路，数字电路已经从icc中写出了gds，和相对应的v文件。现在有两个问题：
第一个问题是，我已经把gds文件读入进了virtuoso里面，已经merge完了，drc可以做，但lvs有问题。

第二个问题是，我只在virtuoso里面导入了版图，原理图该怎么导入，或者导入哪个，毕竟我要和模拟电路连接，不知道连哪个原理图。
write_verilog -pg $export_path/$design_name\_all.v
write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50 } $export_path/$design_name\_lvs.v
write_verilog -no_core_filler_cells \
              -no_pg_pin_only_cells \
              -no_physical_only_cells \
              -no_pad_filler_cells $export_path/$design_name\_sim.v
set_write_stream_options -child_depth 99 -output_pin {text} -pin_name_mag 0.1
write_stream -format gds -lib_name $lib_name -cells $design_name\_final $export_path/$design_name.gds

这是我写的一些文件，第一个问题中读入的v文件就是这里面的_lvs文件。
大神们，江湖救急

ivybingyueabo

看下库的网表是不是缺 或者是不是有哪些没权限 你报错的文件往上拉一拉 应该有别的warning或者error

ivybingyueabo

还有一种可能 你是不是把空的module写出来了 没有对应的库网表

郑伟

   

ivybingyueabo 发表于 2022-7-11 15:52
还有一种可能 你是不是把空的module写出来了 没有对应的库网表

大神，错误就是那两个，警告类型就一种，数量不少。

您昨天提出来的两个猜想，这个库网表怎么看呢，或者怎么修呢

ivybingyueabo

就是pr出来的.v不是需要v2lvs处理一下么，v2lvs的run里会include很多个库网表文件，建议你可以看看是不是少了rvt的std的网表，如果没检查出问题就检查写出来的gds .v；merge和v2lvs过程中缺不缺库.

ivybingyueabo

你看下你网表看看module名，打开gds看看top名是大写还是小写 为啥你报错的是大写的jst_final

郑伟

   

ivybingyueabo 发表于 2022-7-13 17:21
你看下你网表看看module名，打开gds看看top名是大写还是小写 为啥你报错的是大写的jst_final ...

我没有大写的，都是小写呀，但我的网表里面也没有jst_final。

Rucas

没有用过MIXED format，你可以试试把PR生成的verilog转成spice format

郑伟

   

Rucas 发表于 2022-7-14 13:19
没有用过MIXED format，你可以试试把PR生成的verilog转成spice format

是这个命令吧
v2lvs -v verilog_design_file -o output_spice_file
[-l verilog_lib_file] [-lsp spice_library_file]
[-lsr spice_library_file] [-s spice_library_file]
[-s0 groundnet] [-s1 powernet] [-sk]

郑伟

   

Rucas 发表于 2022-7-14 13:19
没有用过MIXED format，你可以试试把PR生成的verilog转成spice format

大神，我转换了sp 还是报错

这是转换的警告