FPGA使用资源过多导致的时序问题一般怎么解决？

重庆野猪骑士 · 发表于 2022-7-8 09:45:41

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本帖最后由重庆野猪骑士于 2022-7-8 11:17 编辑

目前项目上资源基本上使用了大约70%，布线会出现比较拥挤的情况，这个时候时序就会出问题，像这种情况，一般怎么去解决，怎么去做时序约束？

innovation · 发表于 2022-7-8 15:46:45

如果确定是布线拥塞导致时序不过，而且想通过时序约束来解决，能用的手段不多了，你可以尝试分析你设计中哪些路径可以进行“多周期约束”，通过为这些路径添加多周期约束，如果时序违例不严重的话，也许可以解决。

glace12123 · 发表于 2022-7-8 16:54:04

千万不要误以为时序紧张的问题都可以用时序约束的一些trick来节约，否则就是亡羊补牢、拆东墙补西墙，你把这块约束到位了，另一块又冒出问题，或者编译一次就出不同的问题。。。。最好的做法还是要调整逻辑架构，让时序更宽裕。

重庆野猪骑士 · 发表于 2022-7-9 10:14:11

innovation 发表于 2022-7-8 15:46
如果确定是布线拥塞导致时序不过，而且想通过时序约束来解决，能用的手段不多了，你可以尝试分析你设计中哪 ...

好的，感谢！

重庆野猪骑士 · 发表于 2022-7-9 10:16:07

glace12123 发表于 2022-7-8 16:54
千万不要误以为时序紧张的问题都可以用时序约束的一些trick来节约，否则就是亡羊补牢、拆东墙补西墙，你把 ...

好的，感谢！

javasun · 发表于 2022-7-11 09:26:32

把资源列表截下图，帮看一下。

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