verilog语法问题

Marion_ · 发表于 2022-6-16 19:07:51

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parameter A = 'd8;
请问这种语句没有加位宽也是可以的么？以后是不是也可以这么写？谢谢！

xieweichao · 发表于 2022-6-17 10:22:35

verilog没加位宽默认32位

nail_lin · 发表于 2022-6-17 17:57:18

可以，但Verilog默认为32bit

Marion_ · 发表于 2022-6-23 15:45:10

好的，学到了，谢谢！

Bealan · 发表于 2022-7-6 17:50:44

现在编写代码随意一些，以后进公司还是要更改代码风格的。一开始就养成良好的风格吧，不要想着偷懒。

Marion_ · 发表于 2022-7-7 09:32:00

Bealan 发表于 2022-7-6 17:50
现在编写代码随意一些，以后进公司还是要更改代码风格的。一开始就养成良好的风格吧，不要想着偷懒。 ...

好的，谢谢

Bealan · 发表于 2022-7-7 15:31:50

Marion_ 发表于 2022-7-7 09:32
好的，谢谢

我目前看到的建议是：parameter [3:0] A = 4'b1000;
有良好的代码风格便于今后的代码调试、验证、移植等。
互勉。

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