DC中为什么经过完全相同的模块，延迟会不一样

zz9868 · 发表于 2022-5-12 15:21:44

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大家好，我目前在做top的综合，调用了自己设计的block，M1-M9是完全相同的模块，为什么M1的延迟会比别的大这么多呢？（block连接的顺序就是从M1-M9，M1前面还有一个其他的模块）请大家帮忙解答一下，非常感谢！！！

tom840508 · 发表于 2022-5-12 17:17:57

路徑是從clk port 到 M1 clk Port 的timing time 所以路徑是最長後面放在一起排序下去每個間格時間就會是差不多的

zz9868 · 发表于 2022-5-12 20:55:17

tom840508 发表于 2022-5-12 17:17
路徑是從clk port 到 M1 clk Port 的timing time 所以路徑是最長後面放在一起排序下去每個間格時間就會是差 ...

啊，我好似是懂了，谢谢您！

zsftm · 发表于 2022-5-12 22:02:27

report_timing时加几个选项，把电容、transition和扇出数报一下

tangzi11 · 发表于 2022-5-13 16:20:58

可能net的delay不一样，比如第一级前面走了很长的net ，那么第一级的delay自然就大

zz9868 · 发表于 2022-5-13 21:35:43

zsftm 发表于 2022-5-12 22:02
report_timing时加几个选项，把电容、transition和扇出数报一下

非常感谢您的回答，我已经弄明白啦！谢谢！

zz9868 · 发表于 2022-5-13 21:36:30

tangzi11 发表于 2022-5-13 16:20
可能net的delay不一样，比如第一级前面走了很长的net ，那么第一级的delay自然就大 ...

嗯嗯，谢谢您的回答！

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[求助] DC中为什么经过完全相同的模块，延迟会不一样