用verilogA写一个译码器，奖励5000信元

fightshan · 发表于 2022-5-11 19:41:30

本帖最后由 fightshan 于 2022-5-11 19:45 编辑

学艺不精啊，现在需要verilogA实现一个译码器，实现一个比较变态的3-7译码功能，verilog如何写放在了下面了，这个verilog比较简单，找个数字的同事帮忙即可，问题是verilogA怎么写？我压根没在verilogA里用过case语句，求助各位大神，请告知如何实现，成功后奉上5000信元。
谢谢！

spartan313 · 发表于 2022-5-11 19:41:31

用了比较暴力的解法，反正可以工作

西门村村 · 发表于 2022-5-11 22:13:43

最简单的方法用if else构建不就可以了

fightshan · 发表于 2022-5-12 14:57:21

geo24 发表于 2022-5-11 22:01
用了比较暴力的解法，反正可以工作

666 可以解决问题就行

spartan313 · 发表于 2022-5-12 15:25:50

fightshan 发表于 2022-5-12 14:57
666 可以解决问题就行

互赢哈哈

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