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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › innovus导出网表问题

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查看: 1945|回复: 1

[求助] innovus导出网表问题

发表于 2022-2-11 11:45:10 | 显示全部楼层 |阅读模式

悬赏10资产未解决

我想导出Verilog的部分网表，比如吃进去的verilog把整个std都罗列了出来，我只想把一部分我关心的结构的网表导出来，该如何操作呢？

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发表于 2022-2-13 15:29:48 | 显示全部楼层

saveNetlist -topCell ***

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