纯数字锁相环

mgwang · 发表于 2021-12-13 16:05:12

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https://github.com/mgwang37/DPLL

数字电路中的延迟线会因为温度、工艺、电压发生变化，一般在接口电路中需要精确延时，本设计是一款纯数字锁相环，控制延时的时间，自动会修正外界原因引起的参数变化。

mgwang · 发表于 2021-12-13 16:06:33

可以用在PSRAM 管脚信号的延时电路中

yhm_liang · 发表于 2022-1-18 19:22:02

赞啊，请问精度、频率、jitter指标怎么样？

mgwang · 发表于 2022-2-10 14:02:50

这个和标准数字单元有关系，工艺不同也会不同。

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[原创] 纯数字锁相环