Cadence 中仿真时DC和tran的输出结果不一致

lhxl · 发表于 2021-12-13 13:42:20

萌新一枚，请教一下各位大哥几个问题，非常感谢
1.Cadence 中仿真时DC和tran的输出结果不一致，一般都是什么情况造成的？又如何去解决这类问题呢？
2. 单个模块仿真时输出结果是没问题的，但是放在一起就会有问题，这个是后续电路对他有反作用吗？如何解决呢？我遇到的问题主要是稳压的问题。

yiteilxb · 发表于 2021-12-14 13:50:39

本帖最后由 yiteilxb 于 2021-12-14 13:55 编辑

DC仿真和Tran仿真的计算方式不一样，出现结果上的差异也是很正常的。具体的要参考你的电路看。

sheepyang · 发表于 2021-12-14 18:34:00

是Tran的仿真时间不够长，还未达到DC时的工作条件。你需要寻找tran与DC匹配时的条件来观察是否一致。DC实际上就是Tran时间无限长的结果。

lhxl · 发表于 2021-12-15 13:33:37

sheepyang 发表于 2021-12-14 18:34
是Tran的仿真时间不够长，还未达到DC时的工作条件。你需要寻找tran与DC匹配时的条件来观察是否一致。DC实际 ...

好的，谢谢，我拉长时间试一下。

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