CMOS图像传感器系列 - 3 像素设计基础

feynmancgz

   

artizei 发表于 2025-3-15 03:00
大佬，我的意思就是想问，标准的CMOS工艺，因为没有epi，是不是反而crosstalk会小一点。
因为我是在学校 ...

crosstalk在衬底fully depleted的时候是最好的。depletion region越小，crosstalk越差。你要去深入理解像素MTF下降的原因

artizei

   

feynmancgz 发表于 2025-3-17 19:13
crosstalk在衬底fully depleted的时候是最好的。depletion region越小，crosstalk越差。你要去深入理解像 ...

谢谢大佬，我再好好学习学习，再来跟您请教

artizei

   

feynmancgz 发表于 2025-3-17 19:13
crosstalk在衬底fully depleted的时候是最好的。depletion region越小，crosstalk越差。你要去深入理解像 ...

大佬，我这两天又学习了一下文献和您的帖子，感觉自己之前对pd的理解确实太浅薄了。谢谢您的指点，我还想再跟您确认一下，我现在的理解是否正确。



1. 因为crosstalk是跟depletion region的宽度有关的，而宽度又取决于掺杂浓度，所以用nw/psub形成的diode，responsivity还有crosstalk会比n+/psub的效果更好。
2. 如果上面这条成立，那我在想，是不是用dnw的工艺，我做一个dnw的diode，形成的depletion region会更宽，pd的性能也会更好，因为dnw上面和下面都会有psub，可以形成双份的pd。

artizei

或者大佬，如果我只关心crosstalk的指标，能不能牺牲quantum efficiency还有面积，就用n+/psub去做photodiode，然后用dnw+nw把各个pd分隔开。我感觉这样做，从原理上是不是几乎可以杜绝因为电子在sub里面扩散带来的串扰了，因为从一个pixel到另一个的过程中，电子就已经被nw和psub形成的diode给吸收了。

feynmancgz

   

artizei 发表于 2025-3-24 08:40
或者大佬，如果我只关心crosstalk的指标，能不能牺牲quantum efficiency还有面积，就用n+/psub去做photodio ...

感觉上你是想用一般的CMOS工艺做CIS。

你这个方案理论上可行，但实际有多少效果，很难说。
这里有几点：
1. DNW一般来说其实也不是很深，1-2um左右，就算epi只有4um，你也只能从一定程度上起到隔离效果。
2. 看sub的doping是多少，doping比较高的话，depletion宽不了。
3. 就算doping足够低，DNW+NW会吃很多QE，会不会得不偿失。。。

我个人是觉得一般CMOS工艺的话，可能直接用NW做PD比较好一点儿，但NW靠太近的话，NW之间的leakage会是个问题，但隔远了，又会存在像素间的crosstalk，所以也不是那么好用，你各种layout都试一下，或者上TCAD看看

BTW，工业上直接用NW做PD确实是有成功经验的 20多年前的片子。。。

artizei

   

feynmancgz 发表于 2025-3-24 21:51
感觉上你是想用一般的CMOS工艺做CIS。

你这个方案理论上可行，但实际有多少效果，很难说。

是的大佬，因为学校里拿不到CIS工艺，所以最近一直在想办法该怎么搞。特别感谢您给的宝贵建议，第一版芯片肯定会做好几种pd都试一下的。

但是有个地方我没太理解，所以想跟您请教一下，为什么说NW太远crosstalk反而越严重呢？
1. 我理解如果太近的话，可能两个pd的depletion太近或者直接重合了，这样的话crosstalk应该最严重吧

2. 其实我现在的layout里，是刻意把NW PD的填充率压的比较低的，大概只有20~30%的样子，不是pd的地方，全部用金属遮住，我以为这样的话，空间上的采样宽度低一点，MTF也会好，想用QE和面积去换crosstalk和MTF。
3. 您的意思是不是，如果NW PD之间什么也不加，可能电子会在psub里跑的很远才会被吸收？这一点我现在是考虑在pd之间都用DNW（这个DNW是纯做隔离用的，不和NW PD联通）做的guarding ring隔离开。这样是不是能缓解这个问题。

feynmancgz

   

artizei 发表于 2025-3-24 22:43
是的大佬，因为学校里拿不到CIS工艺，所以最近一直在想办法该怎么搞。特别感谢您给的宝贵建议，第一版芯 ...

1. 我理解如果太近的话，可能两个pd的depletion太近或者直接重合了，这样的话crosstalk应该最严重吧
靠太近主要是NW间leakage的问题，我说的crosstalk指的是由于电子diffusion造成的图像上的crosstalk
2. 其实我现在的layout里，是刻意把NW PD的填充率压的比较低的，大概只有20~30%的样子，不是pd的地方，全部用金属遮住，我以为这样的话，空间上的采样宽度低一点，MTF也会好，想用QE和面积去换crosstalk和MTF。
你用金属盖住的话，那是可以的。就是损QE嘛，但你要能接受，也是可以。
但其实这样做，也不是完全没问题啊，他可能会造成aliasing，即图像上的Moire effect，在CCD时代，谈论这个的多些。但这不是啥大事儿。。。
3. 您的意思是不是，如果NW PD之间什么也不加，可能电子会在psub里跑的很远才会被吸收？这一点我现在是考虑在pd之间都用DNW（这个DNW是纯做隔离用的，不和NW PD联通）做的guarding ring隔离开。这样是不是能缓解这个问题。

没懂。。。一般DWN并不是说从表面一直到衬底里面都是N，而是很薄的一层，就是比较深，他要和NW连起来，他才工作。所以你这个不和NW PD联通，我没太理解
但我觉得你盖了金属的话，我不太觉得有做DNW的必要

丞大大

   

feynmancgz 发表于 2025-3-24 23:35
1. 我理解如果太近的话，可能两个pd的depletion太近或者直接重合了，这样的话crosstalk应该最严重吧
靠太 ...

大佬，就是我们目前要做一个2k*2k的像素阵列，目前是想先做一个3*3的像素阵列测试使用，我们现在不知道该怎么对像素阵列进行测试？请问您有什么建议或者想法或参考资料吗？

qiutj23

大佬，看了您之前的一篇帖子，有说到DCG和LOFIC的区别在于DCG的所有管子是要么完全打开要么完全关闭，就是说LOFIC的溢出路径是由TX这些管子的栅压控制（半开）形成的吗？有没有那种溢出路径是LOFIC和PD直接连接通过梯度掺杂扩散溢出的那种很多文献都是说有通过溢出路径到LOFIC电容，但是不知道怎么溢出的