verilog代码设计

小花321

   

innovation 发表于 2021-12-1 18:11
我和5#、6#、8#的朋友的意见是一致的，所以4#仅能用作一个参考的思路而不是设计的实现。

8#的朋友问得好 ...

谢谢各位的回复，我做的这个是用在存储器接口上的，在时钟翻转期间发送数据，因为数据接收端接收到最后一个数据不确定是最后一个还是重复的数据，所以想输出一个标志；具体我也不是很清楚，只是被告知想实现这样一个功能。我也试了，确实自身时钟是难以检测最后一个翻转的情况，加延迟形成另一个时钟再与初始时钟逻辑运算会产生毛刺；如果增加其他时钟，可能在时钟边沿出现问题。这样不好实现，就找找其他的方法避开这个问题吧。

innovation

   

小花321 发表于 2021-12-2 16:10
谢谢各位的回复，我做的这个是用在存储器接口上的，在时钟翻转期间发送数据，因为数据接收端接收到最后一 ...

这个需求，看来数据发送端和接收端是异步的？你看看数据源端用发送时钟设计一个格雷码计数器，将计数值送到接收端，接收端同步后与自身读取的数据个数进行比较来判断数据有效性，不知道这样是不是能解决你的问题？

小花321

   

innovation 发表于 2021-12-2 16:23
这个需求，看来数据发送端和接收端是异步的？你看看数据源端用发送时钟设计一个格雷码计数器，将计数值送 ...

因为时钟频率很快，并且发送的数据很多，计数器很难达到这个频率

student2010

DDR时钟频率快，但是数据都是8的倍数，建议在byte下检测，而且要换个固定的时钟域才可以