【已解决】内部电路LVS通过，IO自己LVS也通过，但两个拼一起LVS就不过

agumonx · 发表于 2021-11-1 22:06:32

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本帖最后由 agumonx 于 2021-11-2 14:54 编辑

设计的时候把除了IO的电路做了一个cell，把IO单独也做了1个cell，这两个cell分别LVS都通过了，合起来就不通过。
感觉非常神奇，而且LVS report显示有些器件的衬底VCC在layout里连成了GND，但我去仔细检查了，连的实际上就是VCC。。。
莫名其妙，不知道有没有大神遇到过这种问题

zhizhu2017 · 发表于 2021-11-2 08:29:23

2套地，需要隔离，看看LVS文件及工艺文件有没有隔离用的层。

DemoYe · 发表于 2021-11-2 09:22:31

注意一下PSUB2 这个层

agumonx · 发表于 2021-11-2 09:32:06

zhizhu2017 发表于 2021-11-2 08:29
2套地，需要隔离，看看LVS文件及工艺文件有没有隔离用的层。

感谢回复，我这设计是有PBREAK来分割模拟电数字电，但是原理图里两边的VSS都命名成了GND，而且版图里是通过金属线直接把两边的GND PAD连起来了，这样还需要隔离吗

andyfan · 发表于 2021-11-2 09:34:17

你这个VCC_A也是地的吧，如果是电源就肯定哪错了。

如果是地，其实不是真错，因为没有DNW的情况下，实际上所有接了PSUB的地都是连在一起的，这种情况下，需要加识别层加以区分（即只检查金属连接关系，逻辑上断开PSUB的连接），但实际上物理的PSUB连接一直在的。
PSUB识别层要慎用，有不懂的人，加了PSUB，以为可以加其他电压，就是错误用法。实际上如果不用DNW，所有地必须接0压，因为物理上就是连接在一起的。