[求助] pll环路建模

发表于 2021-10-22 08:14:06 来自手机 | 显示全部楼层 |阅读模式

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请问各位大神，pll绘制整个loop的noise 曲线时，是将各个模块的noise带入到matlab中，然后得到总的noise吗？我想在virtuoso中用verilogA建模。现在环路已经搭建好了，不知道如何将各个模块的噪声添加到loop中，有人知道如何操作吗

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