第一个dff后加delay cell的原因？是为了满足setup和hold吗？可否详细说下谢谢

wudipenggege · 发表于 2021-8-10 17:58:02

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Valv3 · 发表于 2021-8-10 18:50:25

是为了匹配输出时间吗？

wudipenggege · 发表于 2021-8-10 18:56:59

out连接下一个相同电路的q端，是为了满足hold time。学到了

wudipenggege · 发表于 2021-8-10 18:58:31

Valv3 发表于 2021-8-10 18:50
是为了匹配输出时间吗？

抱歉，是我没说清楚。感谢您的回答，已明白谢谢

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[求助] 第一个dff后加delay cell的原因？是为了满足setup和hold吗？可否详细说下谢谢