设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 资源共享 › EDA资源使用讨论 › Digital VLSI Chip Design with Cadence and Synopsys C ...

1 234 / 4 页下一页

返回列表发新帖

楼主: kiangkiang

Digital VLSI Chip Design with Cadence and Synopsys CAD Tools

发表于 2022-2-11 01:41:41 | 显示全部楼层

積極自我盡心力增強國家競爭力

回复支持反对

发表于 2022-2-28 13:04:20 | 显示全部楼层

謝謝.....

回复支持反对

发表于 2022-2-28 23:10:20 | 显示全部楼层

Thanks!!!

回复支持反对

发表于 2022-5-26 21:31:15 | 显示全部楼层

Thank you very much.

回复支持反对

发表于 2022-8-17 00:14:26 | 显示全部楼层

kanakn

回复支持反对

发表于 2022-8-20 12:03:42 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2022-9-30 14:33:51 | 显示全部楼层

高级货，好东西，谢谢啦

回复支持反对

发表于 2022-9-30 15:43:02 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2023-6-28 07:20:33 | 显示全部楼层

thanks

回复支持反对

发表于 2023-6-28 07:27:57 | 显示全部楼层

谢谢分享

回复支持反对

1 234 / 4 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-29 21:04 , Processed in 0.127264 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表