【yosys】 开源eda综合软件yosys，是不是不需要时序约束文件

spiral

最近在研究yosys，看它的使用手册和例子，感觉整个综合过程不用加时序约束文件(sdc)，这样综合出来的电路时序能满足要求吗？

spiral

找到答案了~

In general no.

For ASIC synthesis there is timing driven logic optimization and technology mapping available via ABC: See options -constr and -D to the abc command (help abc). This options will also make ABC generate a post-synthesis timing report.