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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › state Machine Design Techniques for Verilog and VHDL

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楼主: milkcowboy

state Machine Design Techniques for Verilog and VHDL

发表于 2009-2-4 18:22:51 | 显示全部楼层

thanks & great

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发表于 2009-2-6 16:51:49 | 显示全部楼层

ding~~~~~~~~~~

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发表于 2009-2-6 16:56:47 | 显示全部楼层

kan kan

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发表于 2009-2-7 15:20:32 | 显示全部楼层

谢谢

谢谢谢谢

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发表于 2009-3-12 11:21:54 | 显示全部楼层

谢谢。。。

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发表于 2009-3-30 23:16:26 | 显示全部楼层

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发表于 2009-3-30 23:18:11 | 显示全部楼层

vvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvv

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发表于 2009-3-30 23:20:57 | 显示全部楼层

thankx

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发表于 2009-3-30 23:23:40 | 显示全部楼层

thank

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发表于 2009-3-30 23:24:48 | 显示全部楼层

好东西
谢谢楼主

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