使用interface中的clocking模块 设置input delay的问题

ezio1996

大家好，有一个问题想要寻求大家的帮助。

interface中的clocking模块可以通过设置input 或者output delay 来采样那么 如果有一个设计如下所示：

我们可以看到c_o的值是两个周期前a_i 和 b_i的和
我想使用bind interface的方式 加上clocking input delay来直接监测一组满足（ck.a_i + ck.b_i == c_o）的信号
接口文件如下：


testbench文件如下：

但是在VCS中仿真结果如下：

波形如下所示：


我发现bind_if_inst.ck.a_i 和 bind_if_inst.ck.b_i 每两个周期才会变化一次，为什么不是每个周期都变化呢 ？
想请教一下大家 ，该如何修改接口或TB文件，来实现用同一个接口，完成对有时序差别的三个信号（c_o, a_i, b_i）的观测呢？

年轻的韭菜

interface里的clocking不是你那样用的。你那40ns采样的意义是啥呢。改成1ns。

另外ck里的信号，要用ck同步采样，改成用
always @ (add_inst.bind_if_inst.ck) begin
   $display("time is %d, ck.a_i = %d , ck.b_i = %d",$time, add_inst.bind_if_inst.ck.a_i,add_inst.bind_if_inst.ck.b_i);
end
另外你是搞验证还是设计，这个gvim是哪个主题配色。