发送的激励信号是在本时钟边沿还是下一个时钟边沿被捕获呀

Arthurjlin

RT，绿色框内是tb中在时钟边沿要发送给DUT的激励信号，vld_r是要接收这个激励信号的DFF，按道理 在本时钟边沿发送的激励信号，应该在下一个时钟边沿被下一级FF捕获才对吧，可是测试出来怎么在同一时钟边沿就捕获到了呀？

anpengfei

换成非阻塞赋值试下，阻塞赋值更新在observed之前的NBA region，非阻塞赋值调度更新好像是在observed之后的reactive region

randolpha

默认是same cycle,但可以修改.

Arthurjlin

   

anpengfei 发表于 2021-2-23 11:27
换成非阻塞赋值试下，阻塞赋值更新在observed之前的NBA region，非阻塞赋值调度更新好像是在observed之后的 ...

非阻塞赋值还是同一边沿更新的

Arthurjlin

   

randolpha 发表于 2021-2-23 12:42
默认是same cycle,但可以修改.

怎么修改呢

randolpha

   

Arthurjlin 发表于 2021-2-23 13:38
怎么修改呢

default input #1step ouput #0;默认输出延时是0,所以同一周期

新嘴小王安子

   

randolpha 发表于 2021-2-23 13:50
default input #1step ouput #0;默认输出延时是0,所以同一周期

这是在那个参数里面设置这个？学习下

randolpha

   

新嘴小王安子 发表于 2021-2-23 14:02
这是在那个参数里面设置这个？学习下

clocking定义里..

Arthurjlin

   

anpengfei 发表于 2021-2-23 11:27
换成非阻塞赋值试下，阻塞赋值更新在observed之前的NBA region，非阻塞赋值调度更新好像是在observed之后的 ...

更正一下，你说的是对的，感谢！应该就是仿真区域的问题。但是这个tb是用verilog写的，timing region里没有Observe区。原因我猜应该是这样的：

首先在ACTIVE区执行阻塞赋值（即disp_i_xxx）和非阻塞赋值的右侧部分，但是同一层次事件没有执行顺序，从结果来看很可能是先执行了阻塞，再执行的非阻塞右侧计算（不知道不同的仿真工具会不会不一样，这里是VIVADO自带的），而我代码里非阻塞的右侧部分用的就是disp_i_xxx（即阻塞赋值部分）的结果。
接着在NBA区更新非阻塞赋值，所以成了在同一时钟变沿采样。
增加#0或者改成非阻塞赋值都可以在下一时钟沿采样。

eric1810

   

anpengfei 发表于 2021-2-23 11:27
换成非阻塞赋值试下，阻塞赋值更新在observed之前的NBA region，非阻塞赋值调度更新好像是在observed之后的 ...

这个正解，我之前也碰到这个问题，也是这样解决的。