VCS仿真卡住，无法生成verdi波形文件

hwhhyh25 · 发表于 2021-2-15 02:53:35

楼主根据教程自学数字前端设计，教程里写了make file脚本如下，在我make com编译成功后，再make sim，terminal卡住了如图所示一直没有反应，这是什么情况有大佬知道吗？

yuanpin318 · 发表于 2021-2-15 02:53:36

多数是有一个死循环，卡住了。一般就把module 一个一个注释掉，找到引起死循环的代码。

watertree · 发表于 2021-2-15 08:56:29

看看有没有combinational loop么？

randolpha · 发表于 2021-2-15 10:07:58

你能运行simv?不会出来stack_info_xxx目录?

hwhhyh25 · 发表于 2021-2-15 18:44:41

randolpha 发表于 2021-2-15 10:07
你能运行simv?不会出来stack_info_xxx目录?

运行了simv之后就出现如图所示的情况，就卡住了。没有出现stack_info目录

randolpha · 发表于 2021-2-15 19:07:19

hwhhyh25 发表于 2021-2-15 18:44
运行了simv之后就出现如图所示的情况，就卡住了。没有出现stack_info目录
...

在你运行的simv前加./也就是
./simv 你的选项
运行一下是否也会出现stack_info_xxx目录

曦玄 · 发表于 2021-2-19 13:22:00

贴出来tb文件看看，多数没加$finish函数

fhy420462303 · 发表于 2021-2-20 14:46:36

是不是没有加finish，没有加stop，也没有加display 。说不定都run 完了

hwhhyh25 · 发表于 2021-2-21 02:56:28

yuanpin318 发表于 2021-2-15 22:31
多数是有一个死循环，卡住了。一般就把module 一个一个注释掉，找到引起死循环的代码。 ...

谢谢

hwhhyh25 · 发表于 2021-2-21 02:57:21

fhy420462303 发表于 2021-2-20 14:46
是不是没有加finish，没有加stop，也没有加display 。说不定都run 完了

谢谢大佬回答

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