关于带CLK复位的veriloga的比较器设计

鸽楼寝翁 · 发表于 2021-2-2 10:11:44

veiloga 比较器不带CLK复位的已经实现，但带有CLK复位清零的有问题；
求大佬帮助
上升沿正常比较已经始先，下降沿清零做不出来

phoenixson · 发表于 2021-2-2 10:11:45

x, y 为real，不可以用电信号赋值方式，应该书写为=号，而且应该注意上下文执行次序

QQben · 发表于 2021-2-2 18:34:53

谢谢分享

鸽楼寝翁 · 发表于 2021-2-3 11:52:28

phoenixson 发表于 2021-2-3 09:39
x, y 为real，不可以用电信号赋值方式，应该书写为=号，而且应该注意上下文执行次序 ...

谢谢指出错误，改了下实现了

IC_GUZZLE · 发表于 2021-3-4 15:07:06

verilo噶

lulalu2005 · 发表于 2022-11-29 15:58:02

下降沿的触发条件里，（VCLK，-1）即可

梦多多 · 发表于 2023-5-12 09:29:38

您好能分享下最终的代码？我下降沿复位的效果始终没能呈现

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