设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 《设计与验证：Verilog HDL》

1 23 / 3 页

返回列表发新帖

楼主: Chen_陈某人

[资料] 《设计与验证：Verilog HDL》

楼主| 发表于 2021-2-20 10:46:05 | 显示全部楼层

sydy110 发表于 2021-2-3 12:19
链接失效。

直接下载不用百度了我上传上来了

回复支持反对

发表于 2021-3-6 14:18:13 | 显示全部楼层

thanks

回复支持反对

发表于 2021-9-3 16:25:41 | 显示全部楼层

谢谢分享

回复支持反对

1 23 / 3 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-26 09:12 , Processed in 0.104823 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表