28nm下，HVT，RVT，LVT MOS管仿真的阈值电压和Spice Model Note给出来的差别较大？

kobe_michael

各位，打扰问个问题，就是最近开始设计，在某28nm线宽下进行，首先对各种MOS管的阈值电压进行仿真，发现和给出的Spice Model Note差别较大？图一，二，三分别是HVT，RVT以及LVT工作在饱和区（Vgs = 0.6V，Vds = 0.45 V，电源电压Vdd = 0.9 V）情况下阈值电压随MOS管W和L的变化关系，可见三者之间并没有明显差别，尤其是管子的栅宽比较大的时候。


（图一，HVT阈值电压和管子宽长扫描关系）



（图二，RVT阈值电压和管子宽长扫描关系）

LVT

（图三，LVT阈值电压和管子宽长扫描关系）


对比Spice Model Note，以LVT为例，如下图四所示，可以看到对于短沟器件（栅长 < 50 nm），阈值电压在150 mV以下，中等沟道长度（90 nm < 栅长 < 240nm）,阈值电压也在300 mV以下。



所以为什么会有这么大的差异，大家有用过28nm 工艺的可以分享一下大概的阈值电压范围吗，
出现这么大差异的原因是什么？ 是Cadence没有配置好（怀疑是这个原因），还是工艺Model的原因（大概率没有问题，按照perl脚本安装）？

kobe_michael

大家可以讨论一下，交流进步！

kobe_michael

有人了解吗？

tang66521

差别大的器件没有实际流片经验尽量不用，实在要用就保守设计

风度楠楠

我的管子和你的Vth差不多，应该就是工艺的事情

kobe_michael

   

风度楠楠 发表于 2021-1-6 10:27
我的管子和你的Vth差不多，应该就是工艺的事情

刚刚看了一下，工艺库spice mode note给来出的三种Vth，都有特定的仿真环境，和我们实际Design的时候Cadence给出来的Vth不太一样，应该也不是cadence的问题，具体深追的话，可能要看model里面的Vth到底怎么定义的，所以实际28nm 做设计的时候，并不能保证管子永远工作在饱和区吧，在弱反型或者弱反型与强反型的临界区域应该也常见吧。

kobe_michael

   

tang66521 发表于 2021-1-6 09:57
差别大的器件没有实际流片经验尽量不用，实在要用就保守设计

嗯嗯。

kobe_michael

关键是Cadence，仿真出来的Vth是怎么算出来的，Spice Model文件没有看到相关的定义语句。

priestszpku

Id=1u时候的Vg? VD=VDD还是VDD/2 ....

Chris_foo

可能是你的仿真条件与工厂测试条件不一致引起。一般工厂测Vth分为VT_lin和VT_sat。前者为vds=0.1V，扫描Vgs 当ids=0.1u时的Vgs。后者为Vds=vdd时测得。也有代工厂将ids定到到0.05u。