将verilog-A导入Cadence的问题

我在人间凑人数 · 发表于 2020-11-27 19:03:12

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各位大神，我把verilog-A的文件导入Cadence却报error该怎么解决。我使用的.va文件是从开源网站上下的，语法应该没有错误，但是导入时却报了错误，请问各位大神是什么原因

我在人间凑人数 · 发表于 2020-11-27 19:04:10

我导入的方法就是新建一个cell ，选择verilog A，然后将文件里的代码复制进去，再保存退出

我在人间凑人数 · 发表于 2020-11-27 19:05:02

请各位大神帮帮忙，跪谢

我在人间凑人数 · 发表于 2020-11-27 19:57:18

简单点说就是我的veriloga在编译的时候报出了错误
Encountered an attempt to initialize one or more variables in a declaration statement. Remove initializations from variable declarations.
不知道该怎么修，大神快来看啊

amodaman · 发表于 2020-11-28 07:48:36

代码贴出来看一下才知道问题。粗看应该是代码语法错误。

我在人间凑人数 · 发表于 2020-11-28 14:14:47

amodaman 发表于 2020-11-28 07:48
代码贴出来看一下才知道问题。粗看应该是代码语法错误。

已经解决了，是因为我cadence的版本太旧了

zhuyxgd · 发表于 2025-4-1 11:12:07

我在人间凑人数发表于 2020-11-27 19:04
我导入的方法就是新建一个cell ，选择verilog A，然后将文件里的代码复制进去，再保存退出 ...

请问怎么复制进去啊

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