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楼主: james_guo

[求助] Memory compiler生成的单口RAM的verilog model仿真发现不能正常读写？？？

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魏凯
发表于 2024-8-13 14:22:16 | 显示全部楼层
啊我们都是用fast_func.v做前端仿真呀，后仿才用带工艺角的.v
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