求助有关 voltage reference buffer 的问题

zhcwoniu

模拟小白一枚，求助各位大侠一个问题：

     目前参与的一个项目中，外挂一个输出电压为2V的高精度LDO，作为内部ADC的参考电压，现需要内部为该基准电压做一个voltage reference buffer ，该voltage reference buffer 的Cload=20pF, Tsettle<2ns，最差情况下 2V拉低到1.3V，之后恢复稳定到2V。目前用单级输出的套筒结构（电源电压为3.3V）接成单位增益的环路，来驱动该负载，功耗约25mA，带宽650MHz，与ADC进行联仿，勉强能够推的动Cload。该结构功耗实在是太大了！

    个人理解： 对于Cload=20pF, Tsettle<2ns的指标，就算是使用其他结构做成的buffer来驱动，理论计算出来的驱动电流也是需要很大的，尝试过源跟随、class ab 输出，功耗都很难降下来。

     请教下各位大侠，有咩有很好的建议呢？？或者参考资料。谢谢！！

zwtang

单从放大器建立时间角度，已无可以优化的地方。建议和ADC系统设计者讨论，2nS建立时间真的有必要吗？系统能否放松该指标，整个ADC系统性能还能保持不变。

zwtang
2020/8/22

kwankwaner

ADC位数是多少，按你带宽和建立时间算差不多12bit？输入范围是多少，对于小信号输入，参考电压的精度没那么重要。运放的FoM太高了，考虑减少一下Cl

acging

有点好奇，单从功耗角度，class ab应该是省一些的，为啥说降不下来啊？

hehuachangkai

添加SR增强电路，2V被拉下时触发它

夜冷了

看样子是个高速高精度设计，电容太大了，电容应该得减减，源随器会好一些；要是建立不足，THD和SNR 会变差；这个测试可以看到。

zhcwoniu

   

zwtang 发表于 2020-8-22 21:10
单从放大器建立时间角度，已无可以优化的地方。建议和ADC系统设计者讨论，2nS建立时间真的有必要吗？系统能 ...

根据系统时序要求，cdac电容切换时，留给vref的切换时间只有2.5ns左右。所以这个建立时间很严格。

zhcwoniu

忘记讲了，这个adc16bit

zhcwoniu

   

acging 发表于 2020-8-24 11:08
有点好奇，单从功耗角度，class ab应该是省一些的，为啥说降不下来啊？

要驱动这么大负载，和建立时间满足的情况下，的确需要这么大的电流来驱动吧？可能是我对class ab真正的意义没有掌握

zhcwoniu

   

夜冷了 发表于 2020-8-24 21:50
看样子是个高速高精度设计，电容太大了，电容应该得减减，源随器会好一些；要是建立不足，THD和SNR 会变差 ...

16bit sar。源跟随的话，源跟随器的输入到输出会有一个vgs的差值出现，也不大好设计。