pr出来的.v文件如何导入cadence中的schematic

柏林大大 · 发表于 2020-8-4 14:28:11

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如题如题。怎么导入.v文件成schematic。软件版本6.17

wyn777999 · 发表于 2020-8-4 14:34:55

vrilog in

石头遇见雪 · 发表于 2020-8-4 15:15:57

方法很多将digital.v网表通过 V2L 转换成 cdl 格式，然后在通过spice in 导入到cadence 里面也行

柏林大大 · 发表于 2020-8-4 15:22:55

wyn777999 发表于 2020-8-4 14:34
vrilog in

谢谢回答。方便说一下详细操作吗？不懂的太多了。我自己尝试了这样的。出来只有顶层四个大的symbol的连线，symbol里面没有都详细的电路。

柏林大大 · 发表于 2020-8-4 15:24:47

石头遇见雪发表于 2020-8-4 15:15
方法很多将digital.v网表通过 V2L 转换成 cdl 格式，然后在通过spice in 导入到cadence 里面也行 ...

谢谢回答。我没有操作过这种方式，方便详细说一下步骤吗

tuohong · 发表于 2020-8-4 19:34:31

你去查一下v2lvs这个命令。
一般需要数字设计的门级verilog网表（注意要包含power/ground），标准单元的verilog文件。
通过v2lvs命令把verilog网表转换成cdl（spice）网表，结合到模拟电路网表中做LVS。

燕南飞 · 发表于 2021-8-2 17:56:57

wyn777999 发表于 2020-8-4 14:34
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请问下在reference那一栏需要填写什么库呢？谢谢

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