VerilogA编写输入信号

chenjirong · 发表于 2020-7-14 09:41:31

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测量比较器失调电压，一端电压固定，一端电压呈阶梯状下降（是用verilogA代码产生，具体代码如下图）
当输出端Q下降沿到来的计算此时的输入电压即为失调（公式如下下图）
问题：当呈阶梯状下降的电压下降幅度设为10u时，出现最上图的情况，但是设为100u时没有这种情况发生，请问这是为什么？

chenjirong · 发表于 2020-7-14 09:52:38

当设置成10u的时候，电压要在好几个下降沿之后才能看到电压变化，但代码写的是每个下降沿都需变化10u

newrfdesign · 发表于 2020-8-21 08:24:17

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