Xilinx ku040 FPGA用synplify综合时代码中的BUFGCE被综合掉了

liyu266 · 发表于 2020-5-21 10:17:01

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在使用Xilinx ku040 FPGA做验证时，用BUFGCE做了一个时钟分频，但是在synplify综合后网表里面找不到这个BUFG了，感觉是被优化掉了，相应功能也没有实现，但是在V7 的FPGA上就能找到，感觉是两个板子存在差异，但查手册又找不到相应说明，有大神了解是什么原因吗？怎么防止被优化掉呢？

liyu266 · 发表于 2020-5-21 10:18:39

插入BUFGCE本身就可以防止网络被综合掉，为什么BUFG也可以被综合掉呢？

abeey · 发表于 2020-5-21 11:40:49

用私有源语都会被优化？

liyu266 · 发表于 2020-5-21 19:30:51

abeey 发表于 2020-5-21 11:40
用私有源语都会被优化？

是的，用BUFGCE声明的，结果被优化掉了

jasper0608 · 发表于 2020-5-21 20:18:12

試試 syn_noprune

liyu266 · 发表于 2020-5-25 13:43:27

jasper0608 发表于 2020-5-21 20:18
試試 syn_noprune

使用syn_noprune = 1；仍然会被综合掉，相同的代码使用V7的FPGA就没有问题，ku040所有的BUFGCE都被综合掉了

liyu266 · 发表于 2020-5-25 18:00:53

liyu266 发表于 2020-5-25 13:43
使用syn_noprune = 1；仍然会被综合掉，相同的代码使用V7的FPGA就没有问题，ku040所有的BUFGCE都被综合掉 ...

syn_noprune syn_keep dont_touch 都试过了还是找不到相应的BUFG

liyu266 · 发表于 2020-5-27 17:48:20

有没有大神给解答一下？

jasper0608 · 发表于 2020-5-29 16:51:01

檢查 synplify log，裡面應該有線索。

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[求助] Xilinx ku040 FPGA用synplify综合时代码中的BUFGCE被综合掉了

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