关于FPGA时序违例的疑问

Traviss

请教论坛的各位老哥，最近在看一个FPGA的项目，其中有一段时序违例是这样的
项目中使用了分频器，分频器是通过计数器来实现的，由于计数器累加过程比较久，Logic level过高（12-13级Logic Level）造成建立时间违例严重，因此想请教一下各位大佬，有什么方法能够降低计数器的Logic Level，解决时序违例的问题。
或者说除了累加还有什么方法能够实现计数器进一步实现分频器，使用超前进位加法器吗还是有什么更好地办法呢？求教！

Traviss

顶顶

Traviss

就是这样一个简单的计数器，怎样去改写能让它的时序得到优化呢？
always @(posedge clk)begin

if(rst)

  cnt_o <= 0;

else if(cnt_o == CNT_MAX)
  clk <= ~clk;
  cnt_o <= 0;
else
  cnt_o <= cnt_o + 1;

end

Traviss

计数器是32位的，我按照网上的方法将计数器拆成两个小的计数器后也并没有起到作用

Traviss

一人我饮酒醉

黑桃ACE

查看时序违规的原因是不是组合逻辑延时过大导致时序违规的，然后再进行相应的处理

dianzidingjide

最好不要用这种分频

navylin1

分频器看你得要求， 你得CNT_MAX是偶数得话， 你可以先div2, 再用counter

zzj0329

你这是需要更改clk频率吗，为什么不用FPGA自带的pll，添加reconfig功能

Traviss

   

zzj0329 发表于 2020-4-26 13:49
你这是需要更改clk频率吗，为什么不用FPGA自带的pll，添加reconfig功能

感谢解答，我又试了一下将大计数器修改为两个小计数器的方法，目前能够解决建立时间违例的问题。