设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog实现UART/RS232/RS485收发自动校调功能，降低接 ...

1 23 / 3 页

返回列表发新帖

楼主: auv0513

[原创] Verilog实现UART/RS232/RS485收发自动校调功能，降低接收误码率

发表于 2020-11-4 18:01:12 | 显示全部楼层

学习以下，谢谢。。。。。。。

回复支持反对

发表于 2021-3-21 22:26:07 | 显示全部楼层

很好的代码

回复支持反对

发表于 2021-4-8 16:17:11 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2022-11-24 11:41:54 | 显示全部楼层

谢谢!!

回复支持反对

发表于 2022-11-25 16:34:22 | 显示全部楼层

感谢分享原创好文

回复支持反对

1 23 / 3 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-31 04:03 , Processed in 0.114693 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表