TSMC 40nm工艺PEX时设置via reduction

空之晟 · 发表于 2020-1-1 14:01:53

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背景：目前使用tsmc40nm工艺做射频前端，提参生成的网表硕大，进行HB仿真需要很长时间，而且容易不收敛。有前辈提到在提参时在rcx rules里设置via reduction，可以减小网表并且基本保证仿真精度，但是前辈忘记了在哪里设置，求助各位。

MikuFY · 发表于 2024-11-6 17:01:23

版图菜单栏选择calibre->Run PEX...->PEX Options->Vias->Turn off via reduction

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[求助] TSMC 40nm工艺PEX时设置via reduction