Cadence Nc-Verilog

s20090200 · 发表于 2019-12-31 11:18:02

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新手在cadence 进行nc-vreilog仿真时，Initialize Design时遇到问题。主要显示错误如下:

The NC-Verilog Executable field on the Simulation Setup form should not be left blank .

不知道如何解决，是软件安装有误还是哪里没设置好？

版图富翁 · 发表于 2023-3-28 09:29:27

解决了吗？怎么解决的，我也遇到了同样的问题。

westdoor · 发表于 2024-9-13 09:26:11

同求

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