问个语法verilog问题哦

xiaojia102003

   

glace12123 发表于 2019-11-11 18:00
楼上那么多抠语法的，也不问清楚情况，这里分种情况：
1、2个if里操作同一个寄存器，第一，不推荐这种写法 ...

说的对。

lyx204

always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            A <= xxxx;
        end else begin
            if (condition1 == xxx) begin
                A <= yyy;
            end
        end
end

always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            B <= xxxx;
        end else begin
            if (condition2 == xxx) begin
                B <= yyy;
            end
        end
end

夏尔

刚好这几天遇到有这种写法的，同样也是不推荐这种做法

txwm8905

   

glace12123 发表于 2019-11-11 18:00
楼上那么多抠语法的，也不问清楚情况，这里分种情况：
1、2个if里操作同一个寄存器，第一，不推荐这种写法 ...

的确是分两种情况，一般的编码规范要求/强烈建议操作不同的寄存器，放到不同的always块里面。其次，如果是操作同一个寄存器，第一个if会被综合器优化掉，可以去看看网表就知道了。

mabin99

如果你的代码都是这种风格的，那么验证人员会抓狂的；

xlteam2

very good