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[求助] 书上设计两级运放时一般假设负载电容为1pF,实际电路中如何确定其值

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发表于 2019-11-4 12:28:04 | 显示全部楼层 |阅读模式

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最近在搭一个两级级联有源滤波器,设计运放时负载电容的大小怎么计算呢
发表于 2019-11-4 13:34:41 | 显示全部楼层
取决于下一级的输入电容。
1pF是认为后级输入电容不太大的情况,这样的假设在大多数情况下是合理的。
当然实际应用下都需要具体问题具体分析了。
发表于 2019-11-5 09:03:43 | 显示全部楼层
有些本末倒置了。设计是为了满足负载需求,现在连负载都不清楚是什么,那设计的目的又是什么呢?如果不清楚负载,就应先去研究负载是什么样的或者负载大多数情况下是什么样的或者如何估算负载;如果是纯粹练手或者开放性的设计,就研究一下负载的大概范围或者大多数负载的需求范围,做一个一定负载范围内"普适"的设计;如果就是为了熟悉设计方法设计流程或者连负载是什么样的都懒得研究,那就自己随意定个负载值以及相应的需求好了,哪怕以后发现不合理也无所谓,起码自己做的设计要满足自己定的负载需求。总之,设计要有目的要有针对性。
 楼主| 发表于 2019-11-13 22:08:12 | 显示全部楼层


   
sea11038 发表于 2019-11-5 09:03
有些本末倒置了。设计是为了满足负载需求,现在连负载都不清楚是什么,那设计的目的又是什么呢?如果不清楚 ...


大兄弟说得对,是我傻了
发表于 2019-11-13 22:57:07 | 显示全部楼层


   
sea11038 发表于 2019-11-5 09:03
有些本末倒置了。设计是为了满足负载需求,现在连负载都不清楚是什么,那设计的目的又是什么呢?如果不清楚 ...


说得好,电路应用情况分析肯定是第一步
发表于 2021-11-9 09:00:09 | 显示全部楼层


   
sea11038 发表于 2019-11-5 09:03
有些本末倒置了。设计是为了满足负载需求,现在连负载都不清楚是什么,那设计的目的又是什么呢?如果不清楚 ...


说得对
发表于 2025-4-21 17:27:36 | 显示全部楼层


   
sea11038 发表于 2019-11-5 09:03
有些本末倒置了。设计是为了满足负载需求,现在连负载都不清楚是什么,那设计的目的又是什么呢?如果不清楚 ...


那如何估算大概的一个负载电容值呢?比如运放后面要接ADC,有没有什么估算的方法或者公式
发表于 2025-4-21 21:33:26 | 显示全部楼层


   
ningking 发表于 2025-4-21 17:27
那如何估算大概的一个负载电容值呢?比如运放后面要接ADC,有没有什么估算的方法或者公式
...


负载是分立器件还是集成模块?分立器件就去看其规格书,会直接给出相关信息;集成模块就去问设计者,设计的输入电容电阻是多少。还要考虑pad、走线、自身反馈端等的负载和寄生,估算还要加些裕度。常见的各类型ADC,大都在1pF到最大不超30pF,具体还要看架构、速度、噪声等要求。
发表于 2025-4-25 11:26:00 | 显示全部楼层


   
sea11038 发表于 2025-4-21 21:33
负载是分立器件还是集成模块?分立器件就去看其规格书,会直接给出相关信息;集成模块就去问设计者,设计 ...


感谢回答。集成器件,这个负载电容若只是运放输出端的寄生电容导致的就是导线寄生,管子自身的Cgg,那么CL一般为多大,或者怎么来估计这个值
发表于 2025-4-26 20:24:59 | 显示全部楼层


   
ningking 发表于 2025-4-25 11:26
感谢回答。集成器件,这个负载电容若只是运放输出端的寄生电容导致的就是导线寄生,管子自身的Cgg,那么C ...


这都要看具体情况了,具体应用具体分析,没有所谓的CL一般为多大,小的有小于1pF的,大的有十几、几十甚至上百pF的,但设计都要留些裕度。设计初期就是让负载电路(黑盒子)设计者评估后给个大致的负载范围;走线寄生通常都不会太大,一般也不会故意让运放与负载电路离得太远;Cgg就更好算了仿真的参数里就有,而且MOS器件尺寸有的话按Cox来计算也很简单。

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