如何对modesim对Vivado生成的网表文件进行仿真？

fascinate_lyd

求助：
我现在有一个模块，通过vivado综合后生成了网表文件.edf，程序调用该模块，能用vivado自带的仿真工具进行功能仿真，仿真结果正确。
现在遇到一个问题，我想用modesim对该网表文件进行仿真，不知道该怎么仿真？（自己加文件后，该模块无结果输出）
请各位有经验的大侠指点一下。
十分感谢。

robberxiong

你可以直接设置vivado的仿真工具为modelsim，就可以直接用modelsim来仿真。

fascinate_lyd

   

robberxiong 发表于 2019-9-4 19:27
你可以直接设置vivado的仿真工具为modelsim，就可以直接用modelsim来仿真。

感谢回复。你说的这种方法，是可行的。

但我想正面解决这个问题，想直接用modesim调用，不知道有什么办法没有？

Fantom_Ya

write_sdf -mode timesim -force -quiet ./$PROJECT/postsim_lib/post_sim.sdf
write_verilog -mode timesim -sdf_anno true -force ./$PROJECT/postsim_lib/post_sim.v

Fantom_Ya

   

Fantom_Ya 发表于 2020-5-17 16:35
write_sdf -mode timesim -force -quiet ./$PROJECT/postsim_lib/post_sim.sdf
write_verilog -mode timesi ...

别忘了加上仿真库文件
/$install_dirs/Vivado/2018.3/data/verilog/src/unisims

zhangbinsniper

xilinx有专门IP的网表仿真文件， 你也可以用生成.vm来仿真

Shadowt

我也尝试了综合后的网表，建立新工程然后仿真。但是新工程仿真的结果，与原工程仿真结果不同，请问你是可以正常仿真吗？

thanhmaikmt

thanks