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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 如果减少Design Compiler的综合时间？

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楼主: 走稳每一步

[求助] 如果减少Design Compiler的综合时间？

发表于 2021-6-10 19:22:51 | 显示全部楼层

楼主这个解决了吗

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发表于 2024-6-26 10:22:13 | 显示全部楼层

mandrake 发表于 2019-8-26 15:43
很简单的，就是remove_deisgn 和 read_verilog 两个命令，实验一下就好了。
读入verilog后，查一下current_ ...

大佬可以详细描述一下方法吗，感谢！

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发表于 2024-6-26 17:35:42 | 显示全部楼层

感谢

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