问一个困惑很久的问题

YYFFLLMMNN

//
always@(posedge  clk  or negedge rst_n)
begin
   if(!rst_n)
      cnt<=0;
   else
     begin
         if(cnt<=9)      
            cnt<=cnt+1'b1;
         else
            cnt<=0;
   end
end
//(1)
wire flag;
assign flag==(cnt==5)?1'b1:1'b0;
或者
//(2)
reg flag;
always@(posedge  clk  or negedge rst_n)
begin
   if(!rst_n)
      flag<=0;
   else
     begin
        if(cnt==5)
           flag<=1;
        else
           flag<=0;
      end
end
///////
显然，flag的产生除了（2）里面会有一个延时之外，每次cnt==5的时候flag都会顺利产生。
现在的疑问是，wire 型flag信号和reg型flag信号是一摸一样的宽度的么？
显然reg型flag，每一个脉冲，用同一个时钟去检测肯定是可以一次不漏地检测到的。
那么wire型呢？
如果每次脉冲是和第（1）种一样宽，那么就可以一次不漏地检测到。
       这是不是说明wire连线的延时是可以忽略不计的？
如wire型flag比reg型flag信号更窄，那么用同一个clk去检测wire型flag是不是有可能会漏掉一些脉冲或者错误检测？

网上的说法是组合逻辑最好寄存器输出，那么这种assign赋值语句的输出也需要寄存器输出才能保证不出错吗？

没有想象力

“如果每次脉冲是和第（1）种一样宽，那么就可以一次不漏地检测到” ——在时钟边沿正确的捕获到信号，说明该信号的建立和保持满足寄存器的建立/保持时间要求，不能说明wire型和reg型flag脉冲宽度相等。
“如wire型flag比reg型flag信号更窄，那么用同一个clk去检测wire型flag是不是有可能会漏掉一些脉冲或者错误检测”——楼主的意思是wire型flag会比reg型flag更迟的建立或者更早的撤销或者两者都是？第1种情况，由于cnt经过组合逻辑产生wire型flag,相对于在某个时钟边缘之后建立的reg型flag,它的建立有一定的组合逻辑延迟，所以要求时钟频率不能过高，否则下一个时钟边沿捕获不到信号；第2种情况，组合逻辑对信号的延迟是顺延下去的，flag的建立延迟有多少，它的撤销延迟就有多少，所以不会提前结束；第三种情况，就当前组合逻辑的输入输出来看，不会发生
“那么这种assign赋值语句的输出也需要寄存器输出才能保证不出错吗？”——当你模块的输出信号成为你系统的关键路径，限制你的频率的时候，可以使用寄存器砍断关键路径，否则不需要。

殷工

没区别，两个写法一样的

snq31418

1. wire 型flag信号和reg型flag信号是一摸一样的宽度的么?

假设周期是2ns。
如果只从数字逻辑上说，flag_wire和flag_reg都是在cnt_reg==5的时候维持一个2ns的高电平。

如果考虑电路上的毛刺、信号转移时间、时钟偏移、时钟抖动，那么flag_wire和flag_reg都可能不是严格的持续2ns。

那怎么保证时序电路正常运行呢？

2. 是不是有可能会漏掉一些脉冲或者错误检测?

不会出现“漏”的问题。

在时序电路里面有建立时间和保存时间两个重要的概念。EDA工具会根据你设置的始终约束，对时序电路进行建立时间检查和保持时间检查。

3. 那么这种assign赋值语句的输出也需要寄存器输出才能保证不出错吗

从电路功能上来说，不是任何地方都要寄存之后在输出的，必须考虑电路的时序要求和功能要求。

YYFFLLMMNN

   

snq31418 发表于 2019-8-5 19:33
1. wire 型flag信号和reg型flag信号是一摸一样的宽度的么?

假设周期是2ns。

厉害，你讲得很清楚了。
总之就是时序的问题，从触发器的建立保持时间谈起，讲到了问题的本质。
感谢。

YYFFLLMMNN

   

snq31418 发表于 2019-8-5 19:33
1. wire 型flag信号和reg型flag信号是一摸一样的宽度的么?

假设周期是2ns。

嗯，清楚明白，学到了新东西。感谢。