uart ip 设计的时序

z894811350

我印象中uart都是1bit start ， 8bit data， 1个校验位，1 bit stop。接收一个字节木有问题，但是加长就不对了，猜测是串口助手发送完一串之后给一个stop，那么我需要怎么设计呢？
1、 1——8——1——1 loop
2、 1——8——1——8——1.。。。。。。直到检测到stop结束。
请问大家是怎么实现的？

asic_service

先别猜，用chipscope/ILA抓RX的信号看看。
推荐个数字前端设计深度入门课程，可以看看：
http://bbs.eetop.cn/thread-854132-1-1.html

z894811350

   

asic_service 发表于 2019-7-4 16:37
先别猜，用chipscope/ILA抓RX的信号看看。
推荐个数字前端设计深度入门课程，可以看看：
http://bbs.eetop. ...

spartan-7，vivado编译太慢了，仿真都没有问题，可能是接受完一字节之后我耽误了一些时间，导致没有接收到后面进来的start信号。标准应该选择1.感谢回复

asic_service

可以先拿掉别的功能，只测试UART吧。这样应该很快的。

YYFFLLMMNN

   

z894811350 发表于 2019-7-4 17:17
spartan-7，vivado编译太慢了，仿真都没有问题，可能是接受完一字节之后我耽误了一些时间，导致没有接收 ...

VIVADO比ISE快，电脑配置是王道。

z894811350

   

YYFFLLMMNN 发表于 2019-7-5 08:35
VIVADO比ISE快，电脑配置是王道。

电脑配置还不够，开发软件足够了

z894811350

自己回复，更新，也算记录问题解决办法，曾经我是用过spartan6 ise，vivado这软件加入ila之后编译相当慢，测试uart的信号抓不全。所以检查代码，然后uart接收并且返回的数据，看看是否接受正确。
1、tx肯定没问题，byte，word都可以，给什么发什么。
2、rx我是接收一个word之后给到tx的口，每次发送12 34 56 78，pc接到数据都是不对，可能有一个byte对或者两个byte正确，返回都是4个byte。这个说明fpga确实接到了4个byte，fpga确实发送给pc4个byte
3、我尝试每次发送一个byte，发现发送两次就会返回4个byte，第一个byte是fe，后面的序列是fe 12 fe 12.我猜是板子抖动，但是可例程都木有去抖啊，我还用4'b1100判断的下降沿，
4、将4‘b1100改为16'hff00做判断，成功了。
不清楚是开发板还是哪里有问题，但是低速信号这么判断下降沿还可以接收，如果告诉，那可能就错过了一个bit。黑金spartan - 7 AC7050，感觉不是太好。

emperor540

超感恩分享喔