设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 最近小作：Verilog版的dpll
1234567
返回列表 发新帖
楼主: guanfree

最近小作：Verilog版的dpll

[复制链接]
wangdexiaowu
发表于 2011-6-11 18:56:55 | 显示全部楼层
感觉还可以，但是有什么实际意义吗？PLL可以直接调用宏单元
回复 支持 反对

举报

lhrace
发表于 2011-6-18 14:46:10 | 显示全部楼层
杂乱不堪，
回复 支持 反对

举报

vsop
发表于 2021-3-28 11:34:37 | 显示全部楼层

谢谢分享~~~
回复 支持 反对

举报

发表于 2024-1-4 16:46:26 | 显示全部楼层
厉害了厉害了
回复 支持 反对

举报

莫妮卡陈
发表于 2024-1-4 17:11:17 | 显示全部楼层
谢谢分享
回复 支持 反对

举报

winteredelweiss
发表于 2025-3-2 21:38:36 | 显示全部楼层
谢谢分享
回复 支持 反对

举报

erictien
发表于 2025-4-24 10:05:54 | 显示全部楼层
谢谢分享！
回复 支持 反对

举报

1234567
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-24 13:46 , Processed in 0.097839 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表