纯VHDL的DUT的验证

文拓阿九 · 发表于 2019-4-3 17:07:49

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公司有一个IP，纯VHDL的，用sv的UVM搭建的bench，怎么编译呢？
先用vhdlan编译DUT之后，然后用vcs编译bench，可是最后找不到tb_top里面的例化的RTL模块。

谁有经验，麻烦指点一下！

谢谢！

770498962 · 发表于 2019-4-3 22:56:13

先去找他的top

770498962 · 发表于 2019-4-3 22:56:54

还有就是模块的if文件

gaurson · 发表于 2019-4-4 17:40:54

怎么理解你说的“找不到”？编译报错？还是没有定义？

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