DDR3 初始化失败

荒漠小草

   

qq570327113 发表于 2019-4-1 10:50
给ddr3 IP 核的时钟和复位没有问题，但是从ip核输出给外部ddr3硬件的reset复位信号一直拉低。

...

ddr ipcore里的pll_lock信号可以拉高吗？

forkkk

先仿真一下看看呢

forkkk

先仿真一下看看呢

qq570327113

   

荒漠小草 发表于 2019-4-2 11:31
ddr ipcore里的pll_lock信号可以拉高吗？

可以拉高

ikiruimi

请问您是怎么仿真的，我quartus联合modeslim仿真，总是库不支持等出错

ikiruimi

   

ikiruimi 发表于 2019-4-3 09:17
请问您是怎么仿真的，我quartus联合modeslim仿真，总是库不支持等出错

请问您用的是quartus哪个版本？

qq570327113

   

ikiruimi 发表于 2019-4-3 09:19
请问您用的是quartus哪个版本？

我用的16.1版本的

dlb05061131

关注中，我现在调试，也是遇到这个情况

myself2004

现在ipcore都这么成熟了，而且还是ddr3，应该是外围硬件的问题，建议先看看ddr3的外围供电电压以及参考电压，在看看fpga端的bank电压和参考电压，同时再看看输出的时钟是否有问题。

dlb05061131

回复一下，如果使用signaltap去抓mem_reset_n这个信号，在这个信号的前端分析都是正常的，但是直接采样端口位置，这个信号无论如何都是低的。跟楼主描述的一致

但是我综合后，初始化以及cal都是成功的。然后我用示波器点了外围的过孔，测量这个信号，却发现这个信号是高的。也就是说，signaltap捕捉的端口的那个位置跟实际的不一致，不知道是不是无法捕捉那个位置的信号。
现在直接用这个IP，可以正常使用了。