存储器数字控制模块的验证环境需求

星闪星烁

对于一个初创团队，有5-6名验证工程师，有过项目经验（验证基本上是基于verilog VCS的直接验证方式），对于今后的验证平台优化有什么建议么？是否需要重新基于验证平台（例如UVM等）搭建一个新的验证环境。
目前的问题是verilog VCS的直接验证方式测试用例可重复性差，波形人工检查没有SPEC对照，验证环境中包括全定制和模拟模块的行为描述，对于大容量春初期仿真时间长，以及提高团队合作效率等问题？
现在业界都是怎么做的？
请大牛多多指点！

A1985

你们这些DV overpay了。。。。。

星闪星烁

   

A1985 发表于 2019-3-26 22:27
你们这些DV overpay了。。。。。

？？能否给些建议，我只是干活的小弟。

A1985

都已经知道env有啥毛病了，就该慢慢进行改进了。
可回归，可reused，可自动比对，可收集覆盖率，可随机，性能，数模混合验证。。。太多了。
一句话，你么DV团队少了一个技术带头人。。。。全是技术小兵。没见过世面。

话说，有钱了，还搞啥创业企业。

星闪星烁

你所说的这些：可回归，可reused，可自动比对，可收集覆盖率，可随机，性能，数模混合验证。。。太多了。用什么平台实现比较好，对于我们这样规模的团队？

星闪星烁

   

A1985 发表于 2019-3-27 13:44
都已经知道env有啥毛病了，就该慢慢进行改进了。
可回归，可reused，可自动比对，可收集覆盖率，可随机，性 ...

你所说的这些：可回归，可reused，可自动比对，可收集覆盖率，可随机，性能，数模混合验证。。。太多了。用什么平台实现比较好，对于我们这样规模的团队？UVM是好的解决方案么？

gaurson

目前来看，业界主推的都是UVM方法学，当然了，如果你们有更牛的脚本达人，不基于SV，也可以实现这些的。