同步时钟的疑问？

YYFFLLMMNN

疑问：同一个时钟通过PLL出来的若干时钟,clk1，clk2，clk3等等是不是一定要具备整数倍关系，才能叫“同步时钟”？
（1）论坛里面看见之前的帖子，有的人说“同步时钟要求时钟之间的相位差固定”，这才叫同步时钟；
（2）但是也在其他地方看见一个说法，只要是从同一个PLL出来的时钟，必然就是同步的了；
      如果是（1）的说法，那么显然要求整数倍关系，因为非整数倍相位会出现变化。
从数据处理上来看，同一个PLL输出的99MHZ与100MHZ，一般数据传输是不能直接传的，需要通过异步时钟域处理，那么是不是就说明
99MHZ与100MHZ就是异步时钟了呢？
     望高人解答。

asic_service

其实在工具(DC/PT/Vivado)看来：只要你能明确告诉2个时钟的信息（频率，上升沿/下降沿的时间，初始相位的关系），工具都可以分析timing（估计就是大家理解的"同步" ==能正确分析timing）。
回答问题：
如果是PLL出来的多个时钟，以上信息都可以明确给出，工具可以分析timing。但是不同时钟的clock tree不同，时钟的skew不同，hold time很难满足（信号跨clk1/2/3时）。

回答完，照例发个数字IC设计课程的广告，希望能让大家明白更多数字设计的原理，朝专家级迈进。
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rolegend

时钟频率不同，必然是异步时钟
频率相同，不一定是同步时钟。
同一个PLL出来，或者说同一个root点出来的多个时钟，是异步还是同步也要由物理实现时的约束条件决定。如果两者设为同步时钟，意味着两个clock要做balance。否则只能作为异步时钟使用。

同步时钟的相位也可能存在差异，例如有timing borrow的情况，占空比都可能改变，相位差也就不固定，工具会自动进行timing的balance

IC.Michael

   

asic_service 发表于 2019-3-13 17:33
其实在工具(DC/PT/Vivado)看来：只要你能明确告诉2个时钟的信息（频率，上升沿/下降沿的时间，初始相位的关 ...

我也有一个疑问想请教一下，就是如果同一个pll出来的两个clk，比如一个10m，一个20m，可以约束为同步时钟，那么在做时序分析的时候需不需要约束multicycle呢？

YYFFLLMMNN

   

rolegend 发表于 2019-3-19 17:26
时钟频率不同，必然是异步时钟
频率相同，不一定是同步时钟。
同一个PLL出来，或者说同一个root点出来的多 ...

专业！感谢解答。