设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 【基于Quartus II的数字系统Verilog HDL设计实例详解】 ...
123
返回列表 发新帖
楼主: 一岁就很帅

[资料] 【基于Quartus II的数字系统Verilog HDL设计实例详解】周润景 著【中文清晰版】

[复制链接]
szdgsz
发表于 2020-6-11 17:10:05 | 显示全部楼层
谢谢分享
回复 支持 反对

举报

胡了
发表于 2020-7-2 22:50:50 | 显示全部楼层
感谢分享
回复 支持 反对

举报

syjuang@123
发表于 2020-7-2 23:09:46 | 显示全部楼层
Thanks
回复 支持 反对

举报

zrq4545
发表于 2020-7-17 17:25:31 | 显示全部楼层
解压不了。。。
回复 支持 反对

举报

lmyyjx
发表于 2024-10-12 00:09:27 | 显示全部楼层
谢谢楼主分享!!
回复 支持 反对

举报

123
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-9 07:33 , Processed in 0.089985 second(s), 2 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表