设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › systemverilog验证--测试平台编写指南（中文高清带书签 ...

1 234 5 6 7 8 9 10 ... 14 / 14 页下一页

返回列表发新帖

楼主: hawaii_e

[资料] systemverilog验证--测试平台编写指南（中文高清带书签）

发表于 2019-7-12 14:58:47 | 显示全部楼层

quantame假的。。。。全部都是损坏的

回复支持反对

发表于 2019-7-12 20:26:47 | 显示全部楼层

thanks

回复支持反对

发表于 2019-7-17 16:49:38 | 显示全部楼层

感谢楼主的分享，下载下来看看！

回复支持反对

发表于 2019-7-22 20:32:04 | 显示全部楼层

thanks

回复支持反对

发表于 2019-7-23 10:21:44 | 显示全部楼层

已下載。謝謝。

回复支持反对

发表于 2019-7-23 11:15:48 | 显示全部楼层

good book.

回复支持反对

发表于 2019-7-24 21:47:01 | 显示全部楼层

太好了，谢谢

回复支持反对

发表于 2019-7-31 11:34:14 | 显示全部楼层

good work!

回复支持反对

发表于 2019-8-6 21:09:17 | 显示全部楼层

:victory::victory:

回复支持反对

nuerhachidetian

发表于 2019-8-8 08:56:48 | 显示全部楼层

非常感谢

回复支持反对

1 234 5 6 7 8 9 10 ... 14 / 14 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-29 14:09 , Processed in 0.051408 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表